TI中文支持网Part Number:DAC38RF80EVMOther Parts Discussed in Thread: TSW14J56EVM, LMK04828, DAC38RF80, DAC38RF82
在TSW14J56板子与DAC38RF80EVM联调的中，可以通过外部时钟和DAC_PLL模式，根据文档设定的参数 6144MHz可以调试出波形，但是对于外部时钟模式，当改变6144M就时钟就始终无法调试出波形，且软件报错如下。
看这个报错，可能是由于射频采样率改变后，JESD的参考时钟也要改变。但是，一直没法在软件中找到改变时钟的办法。请问，这里的JESD参考时钟如何调整？
Amy Luo：
您好，
在DAC GUI中，需要禁用PLL模式并重新配置DAC。这将使LMK生成正确的FPGA参考时钟。你看到的不是错误，只是一条信息。
您似乎还使用了无效的设置。该部件不能使用采样时钟为6144MHz的TSW14J56EVM的120M数据速率。这将需要51.2的插值率，这是不可选的。请发送DAC GUI Quick start tab的屏幕截图，以便可以更好地帮助您解决此问题
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jade yang：
此时，已经把外部时钟设置为1920M，16X的采样率，经过计算得到的120M基带采样率。
另外，只有当基带采样率为384M的时候，才能正常输出，其他的频率都不行，这会跟FPGA固件有关吗？
怎样根据基带采样率来配置IP核中的数据率与txlink_clk?
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Amy Luo：
GUI错误地将FPGA参考时钟设置为60MHz，因为这需要120MHz。必须先转到LMK04828选项卡，然后转到 Clock Outputs 选项卡，然后将CLKout 0和1 DCLK分频器从8更改为4，如所附幻灯片所示。LMK接收外部时钟的除以4版本。然后再除以4，从1920MHz外部时钟获得120MHz。该时钟频率必须与HSDC Pro GUI中消息显示的时钟频率相匹配。在大多数情况下，GUI会正确地设置这一点。但我发现了一些案例，但事实并非如此
DCLK Out 0 and 1.pptx
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jade yang：
由此来看，是否可以得到以下两点结论：
1、LMK给DAC的时钟就是外部提供的时钟？
2、LMK给FPGA的时钟是经过分频的时钟，且分频值与上插值一致？
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Amy Luo：
DAC有单端或差分两种输入时钟方式，单端输入（DACCLKSE）来自SMA J1；差分时钟输入（DACLKP/N）来自LMK。
LMK输入时钟有三个选项：
1.SMA J4
2.板上的VCXO。
3.通过4分频后J1的时钟。
不确定你的第2点是说什么
请参见随附的时钟方案原理图
FPGA参考时钟可以使用一个最小频率，只要该值大于FPGA最小参考时钟频率，GUI就会将参考时钟设置为serdes rate/40。
DAC38RF8xEVM-SCH_G.pdf
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jade yang：
我看lmk给FPGA的device_clk和给DAC的device_clk的分频值不一样，两者有什么关联吗？
另外，给FPGA的device_clk怎样计算得到IP核内部的txlink_clk?
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Amy Luo：
您好，以上问题我再确认下
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jade yang：
还有一个问题，如下图。
datasheet中寄存器的地址只有8位，但是软件中的寄存器地址有12位，这是如何对应的？
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Amy Luo：
它们之间有一个关系，但它取决于几个因素，如serdes速率、插值速率和FPGA IP核使用的PLL 分频器。FPGA参考时钟可以是一系列值。TSW14J56EVM使用的固件由第三方为TI开发，此项目的设计文件见附件，5504.TSW14J56revD Design Document.doc这是关于你的问题我能提供的唯一信息。固件源代码可从TI网站上的TSW14J56EVM产品文件夹下载。
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Amy Luo：
关于寄存器地址，您是怎样查看的上述表格的寄存器？
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jade yang：
这个工程一编译就会出现如下报错，请问是什么原因？
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jade yang：
在DAC38RF8X软件里查看的，跟芯片手册里内容对比的
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Amy Luo：
编译时必须使用Quartus v14.0，否则，可能会发生错误。有关这个报错的更多帮助，请咨询英特尔Intel 相关技术支持；
地址字中的高位字节是页值。第0页（General Configuration Registers）为“0”，第1页（Multi-DUC1）为“1”，第2页（Multi-DUC2）为“2”，或第4页（Misc Config registers）为“4”。
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jade yang：
已经换用14.0，编译是可以了，但是不能生成网表文件，请问这是license的问题吗？
如果是，怎么弄一个合适的license？
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jade yang：
请问我用自己配置的核烧入下去，时钟无法拉起sync信号。
根据观察，在load default的时候，sync信号，link_ready，frame_ready都是拉高的，
但是，config dac之后，这些信号都变低了。这是否是因为FPGA于DAC的参数不匹配？
如果是的话，怎样匹配两边参数？
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Amy Luo：
您能否使用HSDC Pro GUI提供的固件进行设置？在使用您的固件进行测试之前，我想确保硬件是否是工作正常的
如果SYNC 没拉高位，可能有几个原因：首先，时钟必须全部处于正确的频率。其次，参数必须全部匹配。要进行比较，您必须知道DAC和FPGA中加载的是什么。使用HSDC Pro，您可以观察FPGA使用的参数。见附件。第三是FPGA没有向DAC发送K28.5字符，您应该能够使用Signal选项卡来验证这一点。在配置DAC以启动链路初始化序列后，还必须重置DAC JESD核心并触发SYSREF。
关于license的问题，似乎没有有效的JESD204B IP核心 license，这需要从英特尔那里获得；您是怎样在license错误的情况下使用自己的固件核的？
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jade yang：
谢谢你提供的信息。
首先，使用HSDC配置是没有问题的，所以，我可以推测硬件工作应该是正常的。
其次，我自己的固件核是在quartus18.1上编译的，这个licenes没法再quartus14上使用。
我是用的IP直接配置的，但是我看例程给的似乎是把IP用代码写出来了，感觉特别复杂。
最后，请教两个问题：
1、DAC与FPGA在通信的时候，是否两边的LMFCN等参数都是一样的？
2、K28.5字符是IP核自己发送，还是需要在数据链路层用RTL发送？
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Amy Luo：
1.是的，两个参数必须匹配，否则DAC将报告错误。DAC可以忽略错误，但如果关键参数不匹配，则永远无法建立链接。关键参数为L、M、F、K和S。
2.链路层进行8b/10b转换并生成特殊字符，如K28.5、K28.0、K28.1等，然后由物理层输出。有关标准的信息，请参见附件。数据链路层是IP核心的一部分。
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Amy Luo：
附件：
JESD204B Overview – May 2018.pptx
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jade yang：
请问下，SYSREF是一直都有吗？
目前我用自己的工程已经可以出信号了，但是出信号后，SYSREF信号就没有了，请问这正常吗？
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Amy Luo：
当用户单击“Reset DAC JESD Core & SYSREF Trigger”按钮时，DAC EVM GUI关闭SYSREF。一旦建立了链路，就不需要SYSREF，大多数用户将其关闭，以防止可能与SYSREF频率相关的杂散发生。但是，让它继续运行没有问题。
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jade yang：
谢谢，还有一点疑问。
我发现每次先烧入FPGA固件，再配置DAC和LMK，就能出信号。
反之，就没有信号。具体表现就是sync能拉高，但是link_ready和frame_ready不能拉高。
请问，这种情况是链路层的问题吗？
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jade yang：
根据JESD时钟的描述，sample_clock是基带采样率时钟，bit_clock = sample_clock*10
IP核上的txlink_clock是bit_clock/40
如果要设立信号源，请问用哪个时钟？又怎么接在核上呢？
JESD的IP核外部只有txlink_clock的引脚
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Amy Luo：
不确定，请确保按照 datasheet 第9.1.1节所示的启动顺序。
正常模式是给时钟，固件加载并配置，DAC寄存器加载，然后使DAC JESD核退出复位。
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Amy Luo：
请查看所附文档是否有帮助，这是DAC38J8x系列的，但也可作为DAC38RF8x的参考；
DAC只有一个输入时钟源（DACCLK），由创建所有所需JESD IP 核时钟的内部时钟块使用
2110.DAC38J84 Clock, PLL and SERDES Configuration.docx
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jade yang：
请问，IP核端口32bit的并行端口数据是怎样的格式转化到lane中传输的？
按照datasheet上描述的，频谱不对。
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Amy Luo：
固件由第三方供应商开发，我能提供的唯一信息是他们为我们创建的设计文档，我已经发送给您了
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jade yang：
这是当前出的48M单音信号，出现48M和144M两个分量。
如果激励是24M，则出现24M，72M，120M，168M四个分量。
如果是12M，则出现12M，36M，60M，84M，108M，132M，156M，180M这几个分量。
此时的设定是6插值，384M基带采样率。
请问，出现这张情况是什么原因？
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Amy Luo：
请参阅附图，是在设置中应看到的内容。输出应为tone ，然后为HD2和HD3，如所附图所示，您的输出看起来不正确。
12M_tone_384M_data_6x_int
24M_tone_384M_data_6x_int
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jade yang：
现在已经可以得到如你图中所示的频谱，目前有两点疑问：
1、主峰旁边的谐波分量是如何产生的？
2、我主峰的幅值大约只有-20多dBm，我看用开发板软件配置出来的也是只有这么多，
但是，你给出的图能达到0dBm，这是还有什么差别吗？
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Amy Luo：
1、这些分量是 HD2 (2*Fin) 和 HD3 (3*Fin)，它们是期望中的；
2、如果使用DAC38RF80设备，该器件有一个集成的balun，频率范围为700M至3800M，因此巴伦衰减了音调，因为它的频率很低。我附图使用DAC38RF82进行测试，使用了带宽更宽的外部巴伦。如果您的应用是使用低频音调，建议您改用DAC38RF82
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jade yang：
我产生的信号谐波较高，与主峰之间的幅值相差只有40db左右，如下图。
分别是17M和15M单音信号输出。当前采样率是200M，一般来说，输出频率是pi/4，pi/8，这样的单音，谐波频率都会更高一些。
如果把这个信号添加NCO混频，那么频谱如下：
…
请问，这可能是什么原因导致的？
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jade yang：
补充一下，上帖中，第二幅图是25M单音
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Amy Luo：
您好，以上问题我再确认下
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Amy Luo：
您可以分享GUI中为启用NCO混频所做的更改吗？我想确认为此配置更改了正确的设置。
此外，两个DAC输出上是否都存在此问题？
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jade yang：
1、如上图所示就是NCO混频的配置方式，另一个DAC没有输出信号，原因还没查明。
2、我想用一条lane来尝试传输，在DAC_EVM中指定的固件是DAC38RF8x_LMF_124，但是我在HSDC软件中找不到这个固件。
请问，还有没有办法来配置？
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Amy Luo：
我询问了美国的工程师，他说您NCO混频的配置方式是正确的，他已经在他的工作台上对EVM进行了编程，以使用与您相同的模式，并且在启用NCO时看不到任何问题。您是否进行了其他更改？
此外，附件是DAC38RF8x_LMF_124文件：
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Amy Luo：
好像不能直接上传.ini文件，我放在压缩文件里了：
DAC38RF8x_LMF_124.zip
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jade yang：
没有看到附件呀，另外，这个文件怎么添加到HSDC的下来菜单中呢？
我现在用的是LMF_244调试的。代码配置好以后发现，DAC的sync0不能拉高，sync1能拉高。是否lane0-3是对应sync1呢？
如果把sync1引入到IP核中，txlink_ready与txframe_ready都能拉高了，但是在频谱仪上始终看不到输出，请问lane0-7是怎样与dac那边的lane对应的？
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jade yang：
用124的配置文件试过了，可以输出。
目前，我用LMF124和LMF244的参数配置了工程，都发现了同样的问题。
1、DAC和LMK配置完以后，都是只有sync1（C7C6）拉高，sync0（C4C3）拉低。根据datasheet的描述，sync1是link1的同步，sync0是link0的同步，
但是我不确定link1是不是对应DACA的输出，这个sync信号的电平是否正确希望能确认一下。
2、在之前调试LMK841的时候，sync信号拉高后，IP核种的txlink_ready与txframe_ready都拉高，然后输出端就可以看到频谱了（虽然不是单音，但是有输出）。但是目前，上述两个信号也都拉高了，遍历了所有的txserial_data端口都看不到输出，请问这是什么原因。那些不用的lane又是如何处理的？
3、在动态配置种，如下图所示的Format Pattern怎么理解？
另外，附上工程LMF124的对JESD核的配置，请帮忙看下是否有问题。
需要说明一下，pll/cdr_ref_clk在datasheet中规定了是data_rate的1/20。
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jade yang：
如下图，我下载的配置文件是LMF821，但是点开的动态配置中M=4，
请问JESD核的配置是不是唯一的？
