TI中文支持网Part Number:PCMD3140
查看芯片手册发现输出的PDM CLK如下图所示，想咨询下3140的PDM CLK是否支持输出任意频率的时钟(例如输入3.2M的时钟)？如果可以需要如何配置？
Kailyn Chen：
您好，是根据寄存器能配置成上述附图常用的几种频率。
如果3.2Mhz的话，PDMCLK=64fs，fs=50Khz。
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sampson wang：
您好，您的意思是PDMCLK是可以任意配置的，如果我想配置PCMD3140输出的的PDMCLK为3.2Mhz需要配置哪些寄存器？
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Kailyn Chen：
您好，可能回复造成误解了，不建议任意配置的，PDMCLK的范围虽然是768Khz~6.144Mhz的频率范围，这是因为PLL大多数情况下是可以通过配置成任何频率，但是ADC调制范围要窄许多，比如您提到的3.2Mhz，按照PDMCLK=64fs计算的话的到Fs=50Khz，这可能不是一个audio范围内的采样率，并且也偏离Table 7-6BCLK/FSYNC的比例要求，所以很有可能导致不可靠的数据以及输出数据的能力。转换器的目的是音频倍数以及子倍数，所以会导致采样率范围非常广，但不可能保证在任意频率范围内都能可靠的工作，所以还是建议按照数据手册中的配置进行使用。
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sampson wang：
您好，如果我配置PDMCLK为2.4MHz ，PDMCLK=50fs,采集率fs=48KHz是否也支持这种配置？如果可以配置是否要PLL DISABLE？
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Kailyn Chen：
不可以的呢.PDMCLK只能配置为采样率48KHz或者44.1Khz的倍数或者子倍数.50fs是不允许的.
The device internally generates PDMCLK with a programmable frequency of either 6.144 MHz, 3.072 MHz, 1.536 MHz, or 768 kHz (for output data sample rates in multiples or submultiples of 48 kHz) or 5.6448 MHz, 2.8224 MHz, 1.4112 MHz, or 705.6 kHz (for output data sample rates in multiples or submultiples of 44.1 kHz)
