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DSP C6671和FPGA的SRIO初始化问题

 想请教大家一个SRIO初始化的问题,问题详细描述如下:

     DSP采用TMS320C6671,FPGA采用Xilinx的XC7K325T,配置是1x,DSP的SRIO时钟是250M,速率为2.5G,FPGA的SRIO时钟是125M,速率是2.5G,即DSP和FPGA的速率一样,DSP自环时,通信正常,SP_ERR_STAT的PORT OK有置1,但是DSP和FPGA之间通过SRIO通信时,则出现FPGA初始化不成功,DSP也初始化不成功,必须是FPGA先初始化成功了,DSP初始化时才能与FPGA链接成功吗?数据手册上没有看到有关FPGA和DSP谁先初始化,谁后初始化的问题。

    在FPGA和DSP的SRIO初始化时,FPGA可以看到有数据,但是最后还是初始化失败,是不是由于FPGA高速BANK的相邻时钟对其产生干扰了。

Shine:

如果时钟不同源不能工作的话,可以看一下 时钟的jitter是否满足要求。

user6381480:

回复 Shine:

时钟可以工作的,FPGA和DSP各自自环时,SRIO均可正常初始化,现在疑惑的是,虽然FPGA和DSP配置的速率都是2.5G,但是实际中会不会有误差呢?毕竟各自自环均可成功

Shine:

回复 user6381480:

请关注下的帖子。
e2e.ti.com/…/972990

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