TI中文支持网时序图如下：
上述依次为：地址总线；数据总线；写使能信号，片选信号；
可以看到片选信号是12KHz拉低一次，并在一个周期内一直拉低，但是写使能信号在一个周期内拉低8次，而不是一直维持低电平，想问下TI的工程师们，出现这样的情况的原因。
Shine：
请问您的代码是怎么写fpag的？EMIF寄存器是怎么配置的？EMIF clock配成12kHz了吗？
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user6503527：
1.FPGA会通过GPIO给DSP一个12KHz的中断；
2.DSP利用这个GPIO中断事件触发EDMA经EMIF来读和写FPGA；
3.EMIF的Clock是，EMA_CLK 为100MHz给到FPGA.
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user6503527：
EMIF的寄存器配置为：CE2CFG：normal，16bit bus，setup/strobe/hold/TA 依次为:1/2/1/1/2/1/0，wait disabled
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Shine：
先不要使用GPIO中断和EDMA搬移，看EMIF写的时序是否正确，先确定EMIF的寄存器配置有没有问题？如果没有问题，再把GPIO中断加上，看时序是否正确？如果也没问题，再把EDMA功能加上检查。一步步来，便于定位问题。
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user6503527：
你好，根据您的建议，我直接用memcpy对EMIF进行读操作，发现还是存在类似的问题，只是在一个片选周期内，OE信号被重复拉低4次，时序图如下：
