TI中文支持网环境描述：
1.aic3204做主，c6748做从，IIS接口交互。
2.普通业务时WCLK BCLK输出正常。
配置说明：
1.P0_R27_D3=1,P0_R27_D2=1, BCLK/WCLK output。
2.P0_R29_D2=0, BCLK/WCLK are used in clock。
问题说明：
当设置P2_R2_D3=1关闭模拟电源快时BCLK/WCLK 无clock输出；开启模拟电源快P2_R2_D3=0时BCLK/WCLK clock正常输出
希望：BCLK/WCLK在模拟电源关闭时BCLK/WCLK正常输出clock
Amy Luo：
您好，
感谢您对TI产品的关注！
您是指当设置P1_R2_D3=1关闭模拟电源块吗
将P0_R29_D2=1时，看是否解决问题？
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user6512474：
您好，感谢回复。
对的，通过设置P1_R2_D3=1关闭模拟电源块。根据您所说将P0_R29_D2=1时也无WCLK,BCLK输出。不知还有其他那里有可能影响到
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Amy Luo：
这个问题我再看一下，给您造成的不便表示抱歉
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Amy Luo：
AIC3204 做主的话，那么BCLK和WCLK是使用系统中的PLL生成的，当P1_R2_D3 设置为1时，PLL将断电
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user6512474：
感谢您的解答，我将会对P1_R2_D3 设置为0，然后关闭ADC和DAC进行验证，看下是否能够保持BCLK和WCLK，验证后回复。谢谢。
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Amy Luo：
在模拟电源关闭后，BCLK/WCLK保持正常输出，您试试以下设置
(1) 使能 PLL(P0_R5_D7)
(2) 保持相应的分频器上电
(3)P0_R29_D2 =1
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Amy Luo：
我们对此做了进一步检查，发现P1_R2_D3位控制着所有模拟块的电源，因此P1_R2_D3=1时，PLL无法通电。因此，为了保持时钟运行，P1_R2，D3应设置为“0”。为了降低功率，每个模拟模块（如DAC、ADC、分频器等）都必须单独断电。
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user6512474：
我这边也已经验证，模拟电源块打开后关闭ADC/DAC可实现MCLK,BCLK输出，感谢耐心解答。
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Amy Luo：
不要客气，感谢您的反馈，谢谢您的分享
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user6512474：
你好，还有一点疑问希望解答下。
当配置完PLL,选择BCLK源为 ADC_CLK后发现需要开启right ADC才能输出WCLK,BCLK，不开启ADC不输出。
当我通过P0_R81_D7=0,P0_R81_D6=0关闭ADC后读取P0_R36_D2发现为1，right ADC 并未关闭，此时WCLK,BCLK正常输出，但由于功耗问题我希望此时ADC和DAC都能关闭，输出WCLK,BCLK即可。
请问比较理想的配置输出WCLK,BCLK流程是什么?
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Amy Luo：
您有尝试将P0_R29_D2置1了吗
