TI中文支持网Other Parts Discussed in Thread:AFE5808
请问AFE5808中的DCLK和FCLK比例不对是为什么呢？是不是哪里没有配置正确呢？
将寄存器配置为12x,12bit时DCLK和FCLK的关系如图1，将寄存器配置为16x,14bit时DCLK和FCLK的关系如图2。
user6500607：
AFE5808的datasheet里面写的DCLK和FCLK比例正常关系如下。
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Kailyn Chen：
您好，CLKIN采用的是单端输入还是差分输入？ 频率和幅值都满足要求吧？
另外 影响LVDS时序的一个原因还有layout，是否按照差分走线，尽量等间距等长的走线？
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user6500607：
CLKIN采用单端输入，寄存器也设置了单端时钟输入。频率为50MHz,幅值为3.3V。layout时按照了差分走线的要求，间距阻抗计算过，等长相差10mil左右
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Kailyn Chen：
您好，和您再确认下， 测试的这个DCLK和FCLK时序，是在AFE5808的输出端直接测试的吗？
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user6500607：
这个不是输出端直接测的，这是连接到Spartan-6上面使用chipscope测出来的波形。我觉得很奇怪的一个点是12bit 12x的FCLK和DCLK比例比14bit 16x的时候还要高，正常同样的硬件下，不应该是12x的比例更低吗
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Kailyn Chen：
您好，请不要测试FPGA端的波形，请直接测量AFE5808 端的输出波形，因为AFE5808 产品已经有十多年了，时序还没出现过问题。
所以请在测试AFE5808端DCLK和FCLK端的时序同时，也可以double check下output pattern：
Deskew Patten: When 2[15:13] = 010; this mode replaces the 14-bit ADC output with the 01010101010101
