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ADC12D1600的DCLK可以选择与RCLK的相位严格对齐吗?

我选择的芯片是ADC12D1600RF,因为输出数据时钟DCLK是4分频的,而DAC那边也是4分频时钟,因此两个时钟有可能有相位差。我想要通过将DA的数据时钟输给RCLK来对齐ADC的DCLK可行吗?

我在寄存器Eh中看到,DCLK可以选择要对齐RCLK的相位,原文如下:

但是我在后文又看到说:DCLK与RCLK的相位无明确的关系。到底哪个说的是对的?

如果不可以,有没有什么方法提供呢?

Amy Luo:

您好,感谢您对TI产品的关注!为更加有效地解决您的问题,我需要多一些时间查看这款芯片,再为您解答

user6459816:

回复 Amy Luo:

好的,其实RCLK和DCLK的相位不一定非得一样,只要相位差一直是固定的,不会每一次上电就改变我就能用

Amy Luo:

回复 user6459816:

您的问题中图片没有显示,您可以使用回复对话框右下角“使用高级编辑器编辑文本”上传图片吗

user6459816:

回复 Amy Luo:

user6459816:

回复 user6459816:

图片还是显示不出来啊

user6459816:

回复 user6459816:

我直接说在哪看到的吧。在手册snaa073g的第9页,第15页看到的

user6459816:

回复 Amy Luo:

图片还是显示不出来啊。我直接说在哪看到的吧。在手册snaa073g的第9页,第15页看到的

Amy Luo:

回复 user6459816:

后面15页FAQ5说的对,9页说的是多个ADC的DCLK同步设置问题

user6459816:

回复 Amy Luo:

但是9页所说是否证明一片DA上的RCLK与DCLK有着严格相位关系(即相位差不变)呢?尽管他们相位虽然不同。其实只要相位差不变我就可以用

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