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关于DP83620芯片CLK_OUT引脚拉低晶振输出的问题

我们产品板上晶振输出同时连接了DP83620芯片的X1、clk_out、ARM芯片的ETH_REF_CLK(N2),clk_out_en浮空,R36与R208为0R电阻,晶振使用CMOS-3.3V-15pf-25ppm,如下图所示

控制器网络正常时,测量晶振输出50M波形幅值最大2.8V,网络不正常时,晶振输出波形最大为1.8V,

(1)将clk_out_en直接短接地,晶振输出波形幅值最大2.8V,网络连接正常;

(2)将clk_out_en浮空,R36与R208为0R电阻换成22R电阻或者0.01uf电容,晶振输出波形幅值最大2.8V,网络连接正常;

(3)原电路不变,将24V-5V-3.3V电路前端改为5V直接供电,晶振输出波形幅值最大2.8V,网络连接正常,测量电源文波;

请教一下问题:

(1)DP83620芯片clk_out_en直接短接地和浮空时,CLK_OUT引脚状态有什么区别;

(2)为什么换成22R电阻或者0.01uf电容就可以了,是阻抗匹配影响,还是直流分量影响,还是负载太大将电压拉下来了,具体机理是什么;

(3)电源对晶振这部分电路的影响

user6529498:

请问,clk_out_en在悬空时,clk_out是高阻态吗?还是什么状态?

Kailyn Chen:

您好,clk_out_en 内部已经下拉,所以悬空的话即下拉,当它为高时,enable clock output 信号,所以输出CLK_OUT输出时钟。
悬空时候,因为下拉,所以CLK_OUT应该是没有时钟输出的,为高阻态。

user6529498:

回复 Kailyn Chen:

您好,en悬空的时候,clk_out呈高阻状态,应该不会把晶振波形3.3V拉至1.8V;

将图中的R208改成0.01uf的电容,晶振输出就不受影响,波形幅值最大3.3V,clk_out是不是无时钟信号输出的时候,输出了直流低电平?

Kailyn Chen:

您好,关于您提到的第(2)点,想和您确认下:
1.原始电路当 R36和R208 为0ohm时,CLK_OUT是没有输出的是吗?建议直接将R36和R208 去掉,验证clk_out_en在上拉和悬空时的CLK_OUT的输出情况。

2. 您这里X1接的晶振是50Mhz,说明是RMII slave mode,在这个模式下,建议是参考datasheet Page154.5 部分上电时序是否满足。Note:In RMII Slave Mode, the minimum Post Power up Stabilization and Hardware Configuration Latch-in times are 84 ms.

user6529498:

回复 Kailyn Chen:

1.原始电路当 R36和R208 为0ohm时,CLK_OUT是没有输出的是吗?
建议直接将R36和R208 去掉,验证clk_out_en在上拉和悬空时的CLK_OUT的输出情况。
。。。。。。。。。。。。
原始电路,clk_out_en上拉时,clk_out输出25mhz时钟信号;当en悬空时,示波器测量clk_out为0V,分辨不出是无输出和输出低电平。根据电压幅值1.8V,像是(0+3.3)/2=1.6V,被拉下来了,0Ω电阻改成0.01uf电容,波形幅值就回复了。
您说的第二条我再测试一下。

user6529498:

回复 Kailyn Chen:

您好,第二条上电时序测不出来,因为晶振幅值已经被拉至1.8V,低于2V,所以phy芯片没有接收到时钟信号,无法工作。

clk_out如果为高阻状态,不应该会把幅值拉低,

断电情况下,我测量了晶振输出端对地阻值,幅值没被拉低的正常电路板为0.278MΩ,幅值被拉低的电路板为0.291MΩ,相差不大,

但在通电情况下测量,幅值没被拉低的正常电路板为3.54MΩ,幅值被拉低的电路板为1.58MΩ,

所以还是觉得clk_out的状态有区别?

幅值被拉低至1.8V时,PHY芯片不工作,clk_out不会输出25MHZ,会不会芯片内部有其他电路影响该引脚状态?或者clk_out输出0V电平?

Kailyn Chen:

回复 user6529498:

您好,抱歉回复晚了。您的意思是,将clk_out_en悬空的话, 晶振幅值便被拉低到1.8V了是吗?
电路中晶振的输出通过R208 接到arm芯片的REF_CLK这里,不是很明白,因为晶振输出50MHz,而通过DP83620的分频系数,正常CLK_OUT输出的是25Mhz接了arm芯片的REF_CLK,而晶振输出的50MHz同时也接了arm芯片的REF_CLK。

所以我的建议是将R208这里断开,直接测试当clk_out_en 为高或者悬空时,CLK_OUT的情况,并且看下晶振这里的幅值是否会被拉低。
另外,RMII slave mode 下,需要注意CLK_OUT的时钟输出是不能作为MAC 的参考时钟的。
RX_CLK, TX_CLK, and CLK_OUT should not be used as the RMII reference clock in this mode but may be used for other system devices.

user6529498:

回复 Kailyn Chen:

您好,在R208断开,当clk_out_en为高时clk_out输出为25Mhz时钟信号,晶振输出正常,当clk_out_en悬空时,测量无波形。

请问(1)当clk_out_en悬空时,在上电时,phy芯片DP83620读配置前clk_out是高阻状态还是其他状态?(怀疑此状态影响晶振输出)

(2)芯片x1时钟输入端时钟信号幅值1.8V,phy应该检测不到时钟信号,此时芯片上电会读配置吗?是不是就保持问题1的状态?

Kailyn Chen:

回复 user6529498:

1)R208断开,您这边测试的应该是正常的,悬空时,输出disable,所以测量无波形。
当clk_out_en悬空时,clk_out应该是高阻态,此时晶振输出不正常是吗?
2)时钟输入要求是CMOS电平,即3.3V,如果是1.8V 的话,PHY检测不到时钟信号,芯片上电应该不会读配置。

user6529498:

回复 Kailyn Chen:

R208未断开,上电后,晶振输出幅值就被拉低了,按clk_out在clk_out_en浮空时为高阻抗,应该影响很小。将R208改为22欧姆电阻,工作正常,试了一下,这个阻值必须大于2.2Ω,2Ω时就又不正常了,请问这是阻抗问题还是晶振的驱动能力问题?

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