TI中文支持网您好！
我目前想把ADC3101作为主模式来输出时钟，根据Datasheet，我设置了如下寄存器
Page 0 / Register 4: Clock-Gen Multiplexing(1) : 0x07
Page 0 / Register 25: CLKOUT MUX : 0x84
Page 0 / Register 27: ADC Audio Interface Control 1 : 0xC0
Page 0 / Register 30: BCLK N Divider : 0x84
以下是用示波器量到的时钟
WCLK:
BCLK:
我的问题是，我该如何配置，能让WCLK配置成我想要的48k？
Wei Xue：
Page 0 / Register 27: ADC Audio Interface Control 1 这个寄存器应该是0x0C，是让BCLK和WCLK作为output，上面有个笔误
Jacky Wang(QD)：
回复 Wei Xue:
Hi，
配置成主模式时，必须要外部提供BCLK或MCLK，然后启用内部的PLL。可以购买一块或跟我们的代理商申请一块EVM再配合我们的GUI来设置，会方便很多。
Wei Xue：
回复 Jacky Wang(QD):
谢谢回复，我目前通过示波器可以看出来时钟应该是配对了，外部给了一个12M的 MCLK WCLK=48k来输出，但是我目前还是无法采集到声音，是不是还要配置DOUT?
