控制信号连接如下：

SYNC一直接高电平

PWDN一直接高电平

CLK  25M时钟信号

TEST0和TEST1接地

3.3v 1.8v 5v供电正常，VREF=1.8v也正常

检测DRDY信号时，SCLK时钟没接时钟信号

一直检测不到DRDY的下降沿

另外想问下：PWDN信号需要怎么控制吗？

Hawk Tong：

请检查FORMAT管脚30..32的电平配置，该配置决定其工作方式。

YAN ZHANG：

回复 Hawk Tong:

FORMAT管脚电平为：0   3.3v  0

mode管脚接 0  0；

检测不到DRDY的下降沿信号