TI中文支持网我设置CONFIG1=0X06，CONFIG2=0X14，CONFIG3=0XC0，CH1SET=0X05，其余CH2~8SET=0X80，但是我时钟频率始终是50HZ，改变采样率就是波形变丑了，会有不稳定，但是大致还是50HZ，不知问题何在？！！SCLK=4MHZ。
Johnsin Tao：
Hi
你是采用外部时钟CLK吗？ 有没有直接采用芯片内部时钟2.048MHz，试一下。
如果你采用外部时钟，或可以参考TI评估板的电路： http://www.ti.com.cn/cn/lit/ug/sbau171c/sbau171c.pdf 见第五十七页，时钟芯片采用HC735-2.048MHZ.
请提供你这块的电路图，看是否是时钟信号输入不对？或者是时钟芯片的问题。
yang cao2：
回复 Johnsin Tao:
一直是使用的芯片内部的时钟。我数字电源使用的是1.8V，模拟电源和后端单片机电源是连在一起的3.3V。我硬件连接完全是按照datasheet上面的单电源参考连接的。几乎没有加任何硬件电路。
Johnsin Tao：
回复 yang cao2:
Hi
当采用内部CLK源时，CLK作为CLK输出脚，测试此时CLK输出频率是50Hz吗？
yang cao2：
回复 Johnsin Tao:
是2.048MHZ，可以检测到的~！
Johnsin Tao：
回复 yang cao2:
Hi
你的50Hz频率不是指CLK频率，而是指DRDY的频率是吧？
DRDY指的是Data ready，建议你参照datasheet：http://www.ti.com.cn/cn/lit/ds/symlink/ads1298.pdf 第三十二、三十三页：Figure 37、38的时序确认一下。
DRDY的频率会与SCLK的频率有关，对于一个数据周期，器件DIN,DOUT,用到的SLCK周期数都是比较固定的，另外就是看是否有延时。
