TI中文支持网目前在做一个涉及使用1.8V FPGA和DAC5662进行数据传输的项目，问题如下：
1. FPGA接口电平为1.8V LVCMOS电平， DAC5662 数据IO电平为3.3V CMOS， FPGA和DAC5662的选型均已确定，请问这两者之间的Level shift芯片是否可以使用贵公司74AVC16T245?
2. D[11:0]和CLK1/2 在Layout时是否有等长要求？如果有，是否需要将level shift芯片的时延考虑在内(假定D[11:0]经过level shift芯片， clk直接由外部是时钟芯片产生)？
谢谢！
Seasat Liu：
74AVC16T245不是我们公司的 SN74AVC16T245才是。
可以用SN74AVC16T245作为电平转换芯片
有等长的要求，需要综合的考虑所以的延迟。
Kai Xue：
回复 Seasat Liu:
感谢解答！ 关于延迟我还有一个问题请教，在SN74AVC16T245 datasheet中我看到数据经过该level shift芯片的延迟最大可达3.3ns, 如果时钟线通过走线长度来补偿这段延时的话，需要多走大概3.3/ 0.15 *25.4 = 558.8mm的走线，这对于时钟线是否过长？ 有没有更好的解决办法？ 谢谢！
Seasat Liu：
回复 Kai Xue:
延迟要看最大和最小通道之间差的延时。
只要时钟的沿对应的数据已经稳定就可以了。
Kai Xue：
回复 Seasat Liu:
非常感谢解答，追加一个问题: DAC5662 为12bit DAC, 如果仅使用10bit数据总线，是接DA/B[11:2]还是DA/B[9:0]? 为什么？ 谢谢！
