TI中文支持网在ADS8472手册的figur34时序图中，在busy拉低期间，将RD拉低就可以读出并行数据。这个RD拉低持续的时间有没有要求（除了满足在busy拉低期间）。
2、当RD拉低时读取16位并行总线上的数据后，adc的16位寄存器里面就没有数据了吧
user151383853：
手册没有强制规定 RD 低电平的时间. 满足时序规定的时间要求就可以
当RD拉低时读取16位并行总线上的数据后，adc的16位寄存器里面就没有数据了? 我觉得这样说不合适. 只要没有转换结束(下一个 BUSY 下降沿), 里面的数据保持不变.
