TI中文支持网TI的工程师及各位技术牛人：
你好！
最近在调试一个工程，使用的是TFP401 作为HDMI的解码芯片，电路原理图如下所示：
调试发现，DE信号始终解析不正常，波形图如下所示，
放大后如下所示：
即总有一段不被期待的高电平，而且不管选用什么分辨率的输入信号，通过FPGA抓取信号发现，这段高电平的长度均为36个像素时钟周期，且真正的DE信号，也比理应真实的多两个像素时钟周期。
FPGA抓取信号如图（缩略图，与示波器抓取信号一致）
两个放大图，理应抓取到的正确列分辨率为1280，实际为1282
感谢各位了！
Kailyn Chen：
这样的话，那么ODCK输出也不正常吧？因为DE,HSYNC，VSYNC都同步于这个时钟。
另外，sync dectect（ SCDT）在不被期待高电平的DE时刻是什么状态？
