TI中文支持网您好：
在调试ADC122s051的过程中发现一些问题，具体表述如下：
1.规格书中该芯片的采样率200k-500ksps，其对应的SPI时钟的最快和最慢速率是多少？
2.读取ADC寄存器发现读取的12bit的数据和外界施加的信号电压值刚好差一倍，将SPI的时钟速率降低至5Mhz和使用多块PCB情况是一样的。是不是哪里的设置没有满足？
3.关于ADC分辨率 1/2lsb该怎么理解？
user5088423：
增加一个问题：从时序图上是很难分辨SCK初始电平极性，是上升沿还是下降沿采样？
Amy Luo：
您好，
1、200k对应3.2MHZ；500ksps对应8MHZ。
2、输入信号是怎么输入的，有没有分压电路将输入信号分压或翻倍了呢
3、ADC122s051 分辨率是12bit，是1LSB=VA/4096。1/2LSB是量化误差。看图数据手册Figure 49在输入 ≤ 1/2 LSB 时输出为0b， 1/2 LSB < 输入 ≤ 1.5 LSB 时输出为1b，在最坏情况下，实际输入和量化之后的值之间有1/2 LSB 的误差。
user5088423：
回复 Amy Luo:
您好：
1.200Ksps*16=3.2Mhz，也就是采样率提升是通过时钟频率来提高，但是规格中中对于SCLK的频率范围给的是50Khz-16Mhz，该ADC如果使用SCLK 10Mhz或者是16Mhz来通讯会带来哪些影响？2.外面的电路增益都计算过，且测量的电平是ADC输入管脚的电压值。
3.规格书中关于SPI通讯时序图，如何从图中判断CLOCK 的初始电平，数据锁存是上升沿还是下降沿，从规格书看得有点模棱两可，请帮助解读，谢谢。
Amy Luo：
回复 user5088423:
如果SCLK过低/过高，不在3.2MHZ~8MHZ之间，不能保证ADC122s051 数据手册电气特性表格中的性能，如下截图说明。如果SCLK过低/过高，可能会由于内部电容泄露/波形失真，使ADC122s051 的参数性能可能会降低。 读值不正确也可能与您通信有关系，SPI通讯时序图的说明可参考数据手册USING THE ADC122S051部分。
user5088423：
回复 Amy Luo:
1.这个说法应该是正确的，实际测试SCLK 10Mhz可以工作，但是从离散性和可靠性的角度来看，应该按照数据手册来设置SCLK的频率！
2.这个数据手册有时序图有点问题，所以希望被确认。
user5088423：
回复 Amy Luo:
1.常态情况下时序图中未明确显示SCLK空闲时电平状态，还是查看的方式不正确，请指出！请根据时序图判断CPOL CPHA的状态。
user5088423：
回复 Amy Luo:
这个时钟图代表可以sclk可以设置为CPOL=0或CPOL=1吗？
Amy Luo：
回复 user5088423:
您好，
在SCLK空闲时，此时CS是高电平，与设备通信时无关。
在cs下降沿之后，sclk的第一个下降沿是时钟的有效起始端。
user5088423：
回复 Amy Luo:
结合时序图和您的话得到的是CPOL=1,CPHA=1 ？不知道这样是否正确？
Amy Luo：
回复 user5088423:
应该是对的，我也是这样理解的。
