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标签:Cache

C6657的DDR3地址问题-TI中文支持网
C6000™多核

C6657的DDR3地址问题

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想使用TMS320C6657中DDR3_EMIF接口寄存器,在应用手册中找到是这样的: 比如我要在头文件中定义MIDR和STATUS寄存器 #define DDR3_MIDR         ...

C6000™多核

什么时候要考虑cache缓存和数据的一致性?

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什么时候要考虑cache缓存和数据的一致性? 如果L1P,L1D,配置为cache,程序在L2中运行,需要吗? Shine: 如果是同一个core的L1和L2之间的一致性由硬件维护,不需要手动维护,请参考下面的编程手册6.2 Cache a...