标签：C6748 PLL EMIFA

2020-12-23user6503527阅读(656)赞(0)

外部晶振为25MHz，在C6748中想把EMIFA的时钟设置到130-148MHz的告诉水平，同时不想主频低于400MHz，于是在PLL中将倍频系数设置为16(实际主频就等于17*25MHz=425MHz)，并将PPL0中的SYSCLK3分...