标签：【多核编程DDR3

2020-08-28C6000_Multicore阅读(325)赞(0)

原先程序分配空间不足，我修改了cmd文件，程序可以编译通过，可以进入Debug，但是，程序不能执行，求指教 debug后程序输出的信息，如下图 我程序中全局变量比较大，编译出错，修改CMD中，将其放入DDR中，程序编译没有错误了，但是deb...

2020-08-27C6000_Multicore阅读(262)赞(0)

原先程序分配空间不足，我修改了cmd文件，程序可以编译通过，可以进入Debug，但是，程序不能执行，求指教 debug后程序输出的信息，用的是CCS5.5 如下图 求指教 Nancy Wang： 请不要重复发帖，请在同一个帖子中讨论，谢谢！...

2020-06-30C6000_Multicore阅读(334)赞(0)

在C6657自制板上跑DDR的初始化，上电第一次加载DDR初始化正常通过，不掉电再次debug的话DDR初始化就会报错，STATUS=0x64，提示leveling time out。 现在发现在C6657_EVM_DDR_Init(DDR...

2020-06-14C6000_Multicore阅读(285)赞(0)

尊敬的TI工程师，请问FPGA通过SRIO向6678DSP的DDR中写数，同时DSP还要读写DDR其他地址的数据造成SRIO阻塞，有什么好的解决办法吗？ 如果我dsp在srio传输的过程中不做DDR的写入操作就没有问题，但是我是实时系统，肯...

2020-05-23C6000_Multicore阅读(244)赞(0)

在C6657自制板上，上电第一次运行memory test例程，结果是正确的。但是，在不断电的情况下重新debug 再运行memorytest的例程就报错，提示 leveling has failed, STATUS = 0x4000006...

2020-03-10C6000_Multicore阅读(300)赞(0)

  您好! 在学习K1_STK_v1.1中Memory_Test例程时有2个地方存在疑惑，还望赐教。 1.函数KeyStone_PLL_init对DDR3的PLL进行初始化时，PLL_CTL1中PLLRESET的位置定义与C667...

2019-08-18C6000_Multicore阅读(242)赞(0)

TI工程师您好，我现在在做6678与PC的网口通信，用的是自制板，DDR3时钟为100Mhz，请问我在DDR3初始化程序中应该如何进行修改？ user4683768： 回复 Nancy Wang: 你好，请问Output-Divide在哪里...