TMS320F280049C: CLB发出的脉冲与ePWM模块为什么会有一个周期的延迟？

其中CLB以PWM1 TBCTR=Zero作为全局输入，通过修改Count0的match2修改占空比PWM2通过修改CMPA修改占空比。
定时器每200us同时修改Count0的match2和CMPA，生成两次满占空比的脉冲，完成后输出低电平。如图所示：
CLB和PWM2同时修改计数值，应该同时发出两个脉冲，但是CLB比PWM2慢一周期这是为什么？

Lydia：

您好，

已经收到了您的案例，调查需要些时间，感谢您的耐心等待。

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Vivian Gao：

你能发送你的.syscfg文件吗？这样我就可以调查CLB配置了？

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user4002617：

可以，这个是SYSCFG配置文件，麻烦看看。tupian.zip

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Vivian Gao：

您能描述一下FSM配置以及您希望它做什么吗？我假设这些用于将计数器事件转换为PWM边缘，但我很难理解状态方程。

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Vivian Gao：

我们没有收到您的回复。