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标签:【多核编程】6678DDR

C6657的DDR3地址问题-TI中文支持网
C6000™多核

C6657的DDR3地址问题

C6000_Multicore阅读(20)赞(0)

想使用TMS320C6657中DDR3_EMIF接口寄存器,在应用手册中找到是这样的: 比如我要在头文件中定义MIDR和STATUS寄存器 #define DDR3_MIDR         ...

C6000™多核

DSP6678内存分配

C6000_Multicore阅读(15)赞(0)

原先程序分配空间不足,我修改了cmd文件,程序可以编译通过,可以进入Debug,但是,程序不能执行,求指教 debug后程序输出的信息,如下图 我程序中全局变量比较大,编译出错,修改CMD中,将其放入DDR中,程序编译没有错误了,但是deb...

C6000™多核

6678内存分配

C6000_Multicore阅读(15)赞(0)

原先程序分配空间不足,我修改了cmd文件,程序可以编译通过,可以进入Debug,但是,程序不能执行,求指教 debug后程序输出的信息,用的是CCS5.5 如下图 求指教 Nancy Wang: 请不要重复发帖,请在同一个帖子中讨论,谢谢!...

TI内存分配-TI中文支持网
C6000™多核

TI内存分配

C6000_Multicore阅读(13)赞(0)

原先程序分配空间不足,我修改了cmd文件,程序可以编译通过,可以进入Debug,但是,程序不能执行,求指教 debug后程序输出的信息,如下图 我程序中全局变量比较大,编译出错,修改CMD中新建 Microsoft Word 文档.docx...

C6000™多核

关于编译器优化导致运行结果差异很大

C6000_Multicore阅读(21)赞(0)

尊敬的TI工程师,您好, 使用论坛中K1_STK_v1.1中Memory_Performance工程,该工程编译器优化等级为-o3,在此优化等级下调试,DDR测速正常,但是关于cache操作部分均无法添加断点,请问这是由于优化导致的吗?将优...

6678DDRleveling表格配置不懂-TI中文支持网
C6000™多核

6678DDRleveling表格配置不懂

C6000_Multicore阅读(15)赞(0)

自己做的板子,DDR800M时钟,使用了4片ddr 64位数据。根据表格里面的信息我配置了DQS0-DQS7,CK0-CK3。测试发现数据读写不正常。不知道我这样配置对不对。请大家指导一下。3146.DDR3 PHY Calc v11.xl...

C6000™多核

自制板的DDR3初始化

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在自制的6678板子上测试DDR3,用的是KeyStone_STK_V1.1里的的memory_test例程,自制板子中多了一块用来ECC的DDR3,它在ck线的最后一个,与EVM上的ECC位置(在中间)不同,测量了自制板子的DQS和CK的...

C6000™多核

DSP6678 SRIO 5G速率低,求帮助

C6000_Multicore阅读(53)赞(0)

TI工程师您好 目前遇到一个问题,DSP6678与FPGA进行SRIO数据交互,需要测试SRIO传输速率。测试方式是DSP从DDR3中发送256M数据,每次发送1M数据,循环发送,发送256次,FPGA端接收,之后FPGA回传256M数据到...