DS90UB954 MIPI时钟和数据线配对问题

请问下，如果使用CLK0P/N和DATA2/3P/N作为一组输出数据可以吗？

Kailyn Chen：

您好，不太明白您的意思，输出 4lane 差分data（data0~3）和2 lane clock（CLK0， CLK1）是够用的。

为什么打算要把clock作为data 输出？ 是layout 不好分布吗？

user6285475：

回复 Kailyn Chen:

datasheet上说如果在复制模式下，CLK0和DATA0/1作为一组，CLK1和DATA2/3作为另外一组输出同样的数据。

现在我们原理图把CLK0和CLK1颠倒过来了。

Kailyn Chen：

回复 user6285475:

您好，明白您的意思了，当enable replicate mode时，那么CLK1 会自动使能输出， 和DATA2/3为一组输出的。 

所以在replicate mode下，不能使用CLK0 和DATA2/3 作为一组。

user6285475：

回复 Kailyn Chen:

那在非replicate mode下，使用2lane方式，使用CLK0和DATA2/3作为一组也不行吗？

user6285475：

回复 Kailyn Chen:

Hi 还有就是，存不存在这种可能：CLK0和CLK1是同步输出的，然后毕竟是replicate mode，DATA0/1和DATA2/3也是一样的，那么CLK0就可能可以和DATA2/3一组。

Kailyn Chen：

回复 user6285475:

您好，datasheet中有对几种不同输出的描述：非relicate mode下，输出可以是1 CLK lane+4 data lane/ 2CLK lane+2 data lane.
关于2CLK lane+2 data lane， 我再确认下是否UB954 支持CLK0+data 2，3， CLK1+data0，1 的output mode。

Receive data is CSI-2 configured with DPHY outputs as one differential clock lane (CSI_CLK0P/N) and up to four differential data lanes (CSI_D0P/N: CSI_D3P/N) or two clock lanes (CSI_CLK0P/N, CSI_CLK1P/N) and two differential data lanes for each clock. When in replicate mode data lanes CSI_D2P/N and CSI_D3P/N are associated with clock lane CSI_CLK1P/N to provide the replicated output.

Kailyn Chen：

回复 Kailyn Chen:

您好，已确认，在非replicate mode下， 两组clock是完全相同的，所以理论上CLK0+data 2，3， CLK1+data0，1 是没问题的。
e2e.ti.com/…/3311689